fabless 都没拼对，扫什么盲

楼上两个到底有没有看明白哦

没明白，请指点。。。。。怕被喷，google+baidu搜了下貌似没fabness的说法

搜啥啊，没看到双引号么，是之前小蘑菇发帖的梗

回复54#mavers
本来就是故意用的fabness嘲讽小蘑菇另外一个帖子啥都不懂装专业人士的

https://www.hi-pda.com/forum/vie ... p;extra=&page=1

先mark.

哦，没看到这贴

路过看看大佬讲故事。。。

不要这样！40楼正在向你干瞪眼呢

RTL (regester transfer level) 你竟然认为是某一种实际的层？？？

大家退散吧，又一个一知半解的和fabness没有本质区别的小白。
即使你在按摩店也是一个混子，鉴定完毕。

做通信背板的吧

收藏一下谢谢

回复62#forwhat


不是背板，线卡了。背板不需要焊接，层数多好做。

以前背板碰到的最大的一个case印象是60层。。。
一般的通信板卡上二十来层就算比较多的了。

一般PC上的主板10l左右应该就算多了。。
所以楼主说4l，6l的常见也很正常

硅谷大佬好 多科普一下

普通电路板以4层为主，这个说法没任何问题啊。最大量的电路板，各种功率电源，家电用的，都还是双层板呢。计算机主板一般刚出的时候是6层8层，工艺成熟后很快也会减配到6层甚至4层。
8层以上的板子一般用于高频数据传输，射频电路，路由器数据背板等。民用电子设备限于成本，即使手机这样的，芯片集成度高，线路板也不会太多层。

大哥，你其他的说的大体没错，但是，寄存器传输层 RTL 是把硬线逻辑抽象成同步逻辑（寄存器）和异步逻辑（组合逻辑，数据流）的设计方法，不是真的有这么个物理的层。后端工艺上就是一层层掩膜和金属。

回复67#ideal75

手机板子用的HDI的盲孔。所以最终还是要具体情况具体看。材料，trace的宽度，板子的厚度，孔径比等等。

非常感谢！

回复19#secitou


是的
数字芯片cpu那种都是巨头在玩
模拟芯片大有可为

fabness版宠而已，你还拿他当回事

芯片设计是有功力，不过具体到画图实现，那基本是民工的活了。IBM等公司经常把芯片设计的画图外包，上海就有几个公司经常接芯片设计画图。这个行业其实和建筑公司比较类似，设计院里面的活大部分都是民工的劳动活。

不是有纠正 正确是九深一浅么

非业内人士顶一下，那个资深牛逼大师好像英文都拼错了。

不知道对不对，但是我喜欢看这种讨论

哈哈哈，看得我如同吃了一口放了40天快长毛的馒头。

zhihu 装b文体 iOS fly ~

没有什么弯道超车的方法吗？

楼主说的寄存器传输层应该不是RTL。。。。

回复80#mavers
那除了rtl 还有什么叫寄存器传输层？
这是教科书教的，也是行业约定俗成的叫法，没有第二个意思。你去问任何一个ic设计的人员都不会有歧义。

阿曼达大佬

刚刚看的起劲，楼主开会去了 iOS fly ~

我们这些门外汉，其实是希望有业内人士多多普及半导体芯片设计、制造、产业链上下游的知识，有人能看出来楼主的问题，建议能够认真指正错误，很反感只会bs楼主的哪哪哪说错了，认真讨论一下不好吗？

哈哈，不就是去ARM买张图纸， 推一车沙子就出来芯片吗？ 小米当年说芯片沙子价，卢伟冰说像养猪一样简单 但他们买的国外的猪肉更香

回复81#郭德纲
标准译名应该是寄存器传输级 _(:_」∠)_

回复4#jpcboy

当然不是啦，i7本身有频率区别，而且i7做坏几个核心就当i3卖呗，测试封装环节就是干这个事的，中国和马来西亚菲律宾都有封装厂，你可以看见很多牙膏厂的CPU是马来西亚的产的，早期很多是菲律宾的，而amd很多是中国产的，带动了中国的CPU引线产业成为世界前列

回复40#marnes

此一时彼一时，要用发展的眼光看问题，老翻黄历可不行哦

小芯片发现不良是直接扔的，其实这是个经济学问题，用cp或者ft做yeild improve需要用更高级的机台，更复杂的测试程序，会提高成本。一般的芯片cp阶段open short，iddq，dft，mbist，logic bist一跑，坏的直接标记不要了最划算

此贴相当德味 iOS fly ~

LZ , 看文章及自己理解，迷糊的明白芯片怎么做成。 但有一个没明白的地方： 经常提到指令集和缓存， 这个指令集， 是CPU里面就存着的？ 那就是说，如果在里面开个门的话， 那是不是任何有网络的地方， CPU都能有往后指定地方传东西了？

楼主，你要是做销售的不懂技术细节有点错误没什么。
但是 技术问题是有准确答案的，跟翻译没关系。
rdl 肯定不是寄存器传输层。
首先，寄存器不是ic里面对si最敏感的单元，寄存器是时钟同步锁存的，对干扰信号不敏感。寄存器的信号完整性体现在跨时钟域的同步问题，和建立时间保持时间不足的亚稳态问题。这两个问题都是通过时钟树的约束来保证的，大部分情况下不需要额外的屏蔽层。只有在时钟驱动扇出不足的情况下需要加power bank补足。

其次，什么时候需要用rdl，根据设计mcu的经验，一般是io供电，内部外设供电。io做推挽输出的时候，一根power bank电流不够，就要加一根。所以低成本mcu大都设计成od输出，靠外界给电流。

最后，什么信号敏感需要额外的金属屏蔽层。首先是时钟源和锁相环，其次是射频 ，模拟信号。

上述是设计mcu也就是单片机的经验，amd的cpu更复杂，可能会有不一样的设计理念。你发的那篇ieee没账号的人看不了，我看了一下没有提到寄存器的问题。

学无止境，何必嘴硬

回复93#听弦
共勉

我也不知道寄存器传输层是什么意思，我以为是什么高深的工艺层次，不过楼主又提到了RDL，那就有点乱了。。。。。作为资深的业内人士，我就不回复了，有点乱怕不懂搞错

我一直有个疑问，除了暴露在外是两层铜箔，可以感光，蚀刻变成所需的形状，中间那些层怎么实现啊？

楼主讲的不是前端设计的RTL，而是物理设计PD中的概念。
hsin-wuhsu2012.pdf(2.77 MB)

回复74#Middle-Men

老哥体力好呢

谁要芯片设计X00G资料的，可以私信我。

电路板中间层初始也是在边上，通孔互联，压合，一层一层的做。